Материал: Проблемы обеспечения надежности и качества приборов, устройств и систем

Если принято решение о программно-аппаратном способе реализации и выбрано процессорное ядро, процесс проектирования разделяется на разработку встроенной программы и создание аппаратной части проекта. Аппаратная часть с помощью пакета Platform Express верифицируется на уровне шинных интерфейсов. Программная часть отлаживается в комплексной интегрированной среде, состоящей из системы программирования code|lab, отладчика XRAY и операционных систем реального времени VRTX и Nucleus.

Рис. 2. Маршрут проектирования FPGA, реализованный компанией Mentor Graphics

Процесс комплексной верификации системы можно существенно ускорить с помощью пакета программно-аппаратной верфика-ции (или виртуального прототипирования) Seamless-CVE. Ядро Seamless-CVE управляет взаимодействием интерпретатора системы команд встроенного процессора и RTL-моделирования аппаратной части, обеспечивая совместное моделирование и отладку всей программно-аппаратной системы на виртуальном прототипе, не прибегая к созданию макета.

Ядро маршрута проектирования - пакет FPGA Advantage - включает три основных модуля: HDL Designer, ModelSim и Precision RTL/Physical Synthesis, которые при необходимости могут использоваться автономно или в других маршрутах проектирования. Этому способствует то, что основным форматом передачи данных между этапами на этой стадии проектирования являются RTL-описания на VHDL, Verilog или их комбинации.

HDL DESIGNER

Пакет HDL Designer предназначен для создания проекта на уровне RTL. Он также выполняет функцию "центра управления" проектными данными и всем процессом проектирования. Кроме стандартного текстового редактора для работы с языками VHDL, Verilog, SystemC и т.п. HDL Designer поддерживает такие способы представления проекта, как блок-диаграмма алгоритма, блок-схема, конечный автомат, таблица истинности, таблица связности блоков. При работе с иерархическими проектами верхний уровень, например, может быть представлен в виде блок-схемы, а самый нижний - в виде текстового HDL-описания. Возможность выбора представления проекта - большое преимущество.

После завершения разработки исходного представления проекта происходит проверка синтаксиса и генерация HDL-описания. Процессом генерации можно управлять. Например, для части проекта, представленной в виде конечных автоматов, можно выбирать способ кодировки конечного автомата, делать его синхронным или асинхронным, определять реакцию на сигнал сброса и многое другое.

Важное преимущество HDL Designer - поддержка режима коллективной работы с использованием внешних или собственных IP-блоков. Система управления версиями контролирует все обновления в центральной библиотеке. При использовании внешнего IP-блока специальная программа визуализации сформирует графическое представление исходного кода, которое поможет инженеру, не обладающему детальными знаниями о блоке, быстрее разобраться в принципах его работы. Выпуск проектной документации во всех стандартных форматах также входит в состав функций HDL Designer.

Следующий этап проектирования FPGA - функциональное моделирование и отладка проекта. Эти функции реализуются пакетом ModelSim, который выполняет моделирование и отладку проектов, описанных на VHDL, Verilog или их комбинации. Помимо режима пакетной обработки ModelSim предоставляет такие отладочные возможности, как построчное моделирование, анализ потоков данных, анализ полноты покрытия и эффективности кода. В рамках FPGA Advantage из ModelSim можно мгновенно перейти к исходному описанию в HDL Designer любой моделируемой строки, выполнить повторную загрузку и компиляцию измененного проекта без потери текущих настроек моделирования, включить функцию анимации, позволяющую наглядно отображать процесс моделирования. Работа с включенным режимом анализа полноты покрытия дает возможность оценить эффективность описания проекта, определить узкие места, избыточную логику и т.п. В наглядном виде доступна информация о частоте выполнения строк HDL-текста. Накладные расходы при этом составляют всего несколько процентов. Другие характеристики, о которых можно упомянуть, - использование механизма прямой оптимизированной компиляции, единого моделирующего ядра и языка Тс1ДК. Язык Тс1ДК интересен тем, что позволяет создавать собственные сценарии моделирования.

ModelSim поставляется в трех основных конфигурациях. OEM-конфигурация, включенная в состав программного обеспечения производителей FPGA (ISEXilinx, Quartus Altera и др.), имеет серьезные ограничения на производительность, размер проекта и не содержит отладочных опций. Полная конфигурация SE практически не имеет ограничений на размер проекта, включает весь инструментарий моделирования и отладки и имеет максимальную производительность. "Персональная" конфигурация РЕ занимает промежуточное положение. Последняя версия ModelSim 5.8 обладает существенно более высокой производительностью по сравнению с версией 5.7, поддерживает моделирование объектов на языках System С, System Verilog, Verilog 2001, имеет специальный интерфейс для моделирования MATLAB и SimuLJnk.

В последнее время FPGA часто используются для прототипирования ASIC. Поскольку технологические особенности FPGA (библиотеки, задержки, схемы ввода-вывода) влияют на реализацию проекта, возникает задача контроля функциональной эквивалентности ASIC и ее FPGA-прототипа, которая успешно решается с помощью пакета формальной верификации FormalPro. Процесс формальной верификации, в отличие от моделирования, требует существенно меньше времени (часы и даже минуты вместо дней и недель). Описание сравниваемых объектов для FormalPro может быть представлено как на RTL-уровне, так и на уровне логических вентилей, а также в виде любой комбинации этих описаний.

За логический синтез в маршруте проектирования FPGA фирмы Mentor Graphics отвечает пакет Precision RTL Synthesis, который поддерживает все семейства FPGA ведущих производителей. Оптимальный алгоритм синтеза выбирается автоматически на основе анализа входного RTL-описания. Для большинства случаев этого достаточно. В особо сложных ситуациях можно использовать ручные настройки. Механизм синтеза хорошо адаптирован к использованию крупных блоков. (В качестве примера можно привести исключительно эффективный синтез устройств цифровой обработки сигналов на основе библиотечных DSP-блоков FPGA семейства Stratix компании Altera и семейств Spartan 3 и Virtex II Pro компании Xilinx.) Использование механизма временного анализа позволяет контролировать временные ограничения логических и синхросигналов непосредственно в процессе синтеза, что существенно уменьшает количество итераций размещения и трассировки.

Функция инкрементного синтеза позволяет проводить иерархическое разбиение на отдельные блоки с последующим раздельным синтезом каждого из блоков и финальной сборкой проекта на завершающем этапе. Такой подход в случае необходимости внесения изменений позволяет пересинтезировать только измененный блок, что, во-первых, существенно экономит время синтеза, во-вторых, сохраняет оптимальные конфигурации других блоков, достигнутые на этапе первоначального синтеза.

Список соединений синтезированного устройства сохраняется в одном из стандартных форматов (EDIF, VHDL или Verilog) и передается в программу размещения и трассировки производителя FPGA, например ISE компании Xilinx. После размещения и трассировки, как впрочем и после этапа логического синтеза, можно провести повторное моделирование с учетом реальных значений задержек библиотечных элементов, величины нагрузки и длины трасс.

Для FPGA, разработанных по технологиям от 0,13 мкм, 50-70 % общей величины задержки приходится на межсоединения. В этих условиях на этапе синтеза недостаточно оптимизировать логическую схему, необходимо учитывать реальные физические параметры размещения. Эта задача успешно решается с помощью пакета физического синтеза Precision Physical Synthesis. База данных Precision Physical Synthesis содержит детальные знания о физической структуре каждой конкретной серии FPGA, правилах размещения и трассировки. Смысл физического синтеза - оптимизация схемы с учетом реальных задержек, полученных по результатам работы размещения и трассировки. При автоматической оптимизации используются три основных методики: ретайминг (retiming), реплицирование (replication) и ресинтез (resynthesis). Если автоматической оптимизации оказывается недостаточно, разработчик может воспользоваться интерактивной средой редактирования PreciseView, позволяющей выполнять размещение в инкрементном режиме и оперативно отслеживать влияние вносимых изменений. Такой подход позволяет быстро (часто за одну итерацию) получить требуемый результат, не прибегая к модификации исходного HDL-кода.

Маршрут проектирования FPGA интегрирован с маршрутами проектирования печатных плат компании Mentor Graphics. Один из таких маршрутов - Expedition PCB - был подробно описан в одной из предыдущих статей. Связь осуществляется с помощью модуля FPGA BoardLink, который позволяет автоматически отслеживать все изменения принципиальной схемы, вызванные переназначением выводов микросхемы. При совместном проектировании печатных плат и FPGA - это типичная ситуация, а отслеживать изменение принципиальной схемы вручную крайне неэффективно и к тому же может привести к ошибкам.

Литература

1. Суворова Е.А., Шейнин Ю.Е. Проектирование цифровых систем на VHDL. СПб.: БХВ - Петербург, 2003. 576 с.

2. Угрюмов Е.П. Цифровая электроника. СПб.: БХВ - Санкт-Петербург, 2000. 528 с.: ил.

3. Евстифеев А.В. Микроконтроллеры AVR семейств Tiny и Mega фирмы ATMEL // М.: Додэка - XXI, 2004.

4. Зотов В.Ю. Проектирование цифровых устройств на основе ПЛИС фирмы XILINX в САПР WebPack ISE // М.: Горячая линия — Телеком, 2003.

Воронежский государственный технический университет

УДК 621

С.В. Жихарев, С.Д. Кретов,

А.В. Турецкий, Н.В. Ципина

ЭЛЕКТРОННЫЙ ГЕНЕРАТОР ДЕТЕКТОРА КОНТУРА

ЗАЩИТНОГО ЗАЗЕМЛЕНИЯ

Рассматривается конструкция электронного генератора, входящего в комплект детектора контура защитного заземления, предназначенного для поиска скрытых под землей кабелей и коммуникаций

При проведении строительных работ часто стоит задача определения местоположения различных коммуникаций: металлических труб, высоковольтных кабелей, трассы защитного заземления и т.п. [1,2]. Обычный поиск требует больших материальных и финансовых затрат.

Конструктивно детектор контура защитного заземления состоит из трех конструктивно законченных частей: генератора, приемника и катушки – щупа [3].

Разрабатываемое устройство позволяет найти местоположение и место обрыва коммуникаций под землей на глубине до 3 метров.

Схема генератора изображена на рис. 1. Напряжение сети 220 В трансформатор Т1 понижает до 6,3 В. Чтобы довести допустимый ток нагрузки до 15 А, вторичные обмотки соединены параллельно. Для унифицированных трансформаторов серии ТН это допустимо. Светодиод HL1 сигнализирует о включении генератора. Выпрямленное диодным мостом VD1 - VD4 и сглаженное конденсатором С2 напряжение поступает на выход генератора (зажимы Х2, Х3) через прерыватель на транзисторе VТ3. Пачки импульсов, сформированные с помощью мультивибраторов на элементах DD1.1, DD1.2 (частота 1 Гц) и DD1.3, DD1.4 (частота 1000 Гц, ее регулируют подстроечным резистором R9), поступают на базу транзистора VT1, который, в свою очередь, управляет транзистором VТ3. Транзистор VТ2, открываясь, если ток эмиттера транзистора VТЗ превышает 12 А, не позволяет выходному току генератора превысить указанное значение даже при замыкании выходных зажимов.

Рис. 1. Схема генератора

Датчиком тока служат соединенные параллельно резисторы R11 и R12. Напряжение питания микросхемы DD1 стабилизировано параметрическим стабилизатором на стабилитроне VD6. Цепь VD5С1 сглаживает пульсации, вызванные изменением нагрузки основного выпрямителя.

Корпус генератора (рис. 2) изготавливается из ударопрочного полистирола УПМ-0612Л-06, рец. 901, 1с, ГОСТ 28250-89 методом горячего литья под давлением. Этот материал, является недорогим, прочным и имеет отличные эстетические характеристики.

В корпусе выполнены все необходимые элементы для крепления платы печатной и мощного трансформатора генератора. В верхней части корпуса в боковых стенках выполнены отверстия для прикрепления крышки. В задней части корпуса имеются отверстия для размещения в нем предохранителедержателя и кабельного фиксатора сетевого шнура питания. Такое же отверстие сделано в передней стенке корпуса.

Крышка изготавливается из того же материала, что и корпус, тем же методом. В крышке также имеются отверстия для кнопки выключателя питания и размещения светодиода HL1, индицирующего работу устройства. Платы, крышка крепятся к корпусу посредством самонарезающих винтов. Светодиод крепится к крышке с помощью клея ВК-9 ОСТ 4 ГО.029.204 [5,6], а кнопка включения питания с помощью штатной пластмассовой шайбы и гайки. Силовой трансформатор прикручен к корпусу с помощью четырех винтов с потайной головкой и гаек.

Рис. 2. Внешний вид генератора детектора

контура защитного заземления

1. корпус; 2 - крышка; 3 - трансформатор; 4 - сетевой выключатель;

5 - плата; 6 - зажимы

Для подсоединения генератора к металлической коммуникации, местоположение которой необходимо определить, предусмотрены 2 зажима типа «крокодил», рассчитанные на ток не менее 10 А. Эти зажимы подсоединяются к генератору с помощью провода НВ-0,75 4600 ГОСТ 17515-72.

Для определения трассы и места повреждения контура рабочего заземления необходимо соединить с ним зажим Х2 генератора, а зажим Х3 подключить к металлическому штырю, забитому в землю поблизости. Подав на генератор напряжение 220 В, включить его.

Далее присоединив щуп к входу приемника, входящего в комплект необходимо включить приемник и по сигналам, наводимым от контура заземления, регулируя чувствительность приемника, проследить трассу внутри сооружения, а затем и снаружи.

Катушку щупа следует держать по возможности перпендикулярно направлению трассы. Резкое уменьшение уровня сигнала будет свидетельствовать об обрыве или просто об окончании контура. Трассу прокладки кабеля ищут аналогичным образом, соединив зажим Х2 генератора с “входом” предварительно обесточенного кабеля (началами всех его проводов, соединенными вместе), зажим Х3 - со штырем, забитым в землю, а “выход” кабеля (соединенные вместе концы его проводов) - с другим забитым в землю штырем.

Литература

1. Электронный каталог Энергоаудит. – Электрон. дан. – Режим доступа: http:// www.energoaudit.ru

2. Электронный каталог Лидер. – Электрон. дан. – Режим доступа: http://www.lider.ru

3. Компаненко Л. Искатель трассы и места повреждения контура защитного заземления / Л. Компаненко // Радио, 2005. № 2. С. 36-37.

Воронежский государственный технический университет

УДК 681.3

А.В. Анохин, О.Ю. Макаров

Средства физического проектирования

при разработке сбис

В данной статье рассмотрены основные этапы и средства физического проектирования интегральных схем. Процесс реализации ИС можно представить состоящим из двух типов деятельности: логического проектирования и физического проектирования

Процесс реализации ИС можно представить состоящим из двух типов деятельности: логического проектирования и физического проектирования. Под логическим проектированием мы будем подразумевать создание и подтверждение правильности логики (схемы), необходимой для выполнения функций описанных в спецификации на проектирование. Под физическим проектированием - размещение и соединение компонентов на кремниевой подложке. Логическое и физическое проектирование содержит этапы синтеза и верификации. Обе эти операции выполняются итерационным способом так же, как и сами процедуры логического и физического проектирования, что иллюстрирует рисунок.

Процесс реализации ИС

Логическое проектирование. Исходная задача в логическом проектировании состоит в том, чтобы отобразить информацию о проектировании на некотором уровне абстракции. Типичные входные представления включают аппаратные языки описания, булевы уравнения и диаграммы. С помощью языка описания аппаратных разработок можно описывать на архитектурном уровне, обеспечивая тем самым подступы к проблемам разбиения на физических и функциональных уровнях, которые являются первыми этапами на стадии реализации спроектированного образца.

Многие поставщики компонентов систем АП предлагают средства составления схем, которые используются преимущественно для генерации логических диаграмм на вентильном или транзисторном уровне, в большинстве случаев эти средства оказываются достаточно универсальными и годятся для таких применений, как генерация диаграмм на блочном уровне, употребляемых при визуализации логического разбиения разработки. Наряду с графическим представлением информации о проекте средства составления схем обеспечивают также выполнение некоторых процедур статической верификации, в число которых входит проверка соединений, анализ нагрузочных способностей и нагрузки, а также выявление несоединенных контактов.

Синтез в общем случае представляет собой процесс преобразования проектного описания на одном уровне абстракции в эквивалентное на более низком уровне. Процесс синтеза состоит из двухэтапной процедуры логической оптимизации/минимизации, за которой следует этап преобразования технологических данных для получения реализации на вентильном уровне. Синтез может выполняться с учетом таких ограничений, как площадь или рабочие характеристики и будет создавать реализации на основе многоуровневых логических представлений в виде принципиальных схем и/или таблиц связей.

Синтез и верификация при логическом проектировании осуществляется итерационным способом. Такие итерации являются не только результатом внесенных при проектировании изменений и последующей отладки, но отражает также постепенность, с которой обычно завершаются разработки. Таким образом, при верификации проектировщик пытается проверить результат последнего шага синтеза на эквивалентность предыдущему (и исходному) представлению более высокого уровня.

За окончанием функциональной верификации обычно следует моделирование неисправностей, при котором определяются неисправности, соответствующие набору тестовых векторов.

Средства физического проектирования или синтеза топологии можно разделить на три категории:

1) средства, основанные на применении многоугольников;

2) генераторы модулей;

3) средства автоматического размещения и трассировки.

Средства на основе многоугольников включают редакторы геометрической и символической топологии. К генераторам модулей принадлежат генераторы параметризованных стандартных блоков, а типичными представителями средств автоматического размещения и трассировки являются многочисленные промышленные образцы систем формирования топологии на базе вентильных матриц и стандартных ячеек. Задача синтеза топологии состоит из нескольких этапов, которые включают разбиение и поуровневое планирование, формирование топологии и процедуру минимизации/оптимизации.

Верификация физического проектирования была одной из первых проблем проектирования, связанной с технологией автоматизированного проектирования. Средства и методология для верификации физического проектирования к настоящему времени оказываются хорошо проработанными и вполне доступными.

Вычисление и устранение влияния паразитных элементов (емкостей, сопротивлений и индуктивностей) остаются важными этапами в процессе полной верификации проектирования. Паразитные элементы "вносятся обратно" в логическую разработку и используются для второго моделирования или перепроверки синхронизации разработки с более точными временами задержки, выведенными из топологии. Имеющиеся средства обеспечивают вычисление паразитных влияний и их извлечение, однако, постоянно уменьшающиеся характерные размеры приборов и соединений будут требовать дальнейшего совершенствования этих средств, с тем, чтобы лучше учитывать влияние междуузельных, создаваемых боковыми стенками и краями емкостей и сопротивлений.