Материал: А. Д. Чередов, А. Н. Мальчуков

(например, Reservation Station или кэш-память) либо жёстко пополам (например, Reorder Buffer). Как и в процессорах Pentium 4, активация SMT в Nehalem приводит к тому, что каждое физическое ядро видится опера- ционной системой как пара логических ядер. Например, четырёхъядер- ный Nehalem будет распознаваться программным обеспечением как процессор с восемью ядрами.

Интегрированный в процессор контроллер памяти

Nehalem стала первой интеловской микроархитектурой, предпола- гающей интеграцию контроллера памяти внутрь процессора. Главное свойство контроллера памяти процессоров семейства Nehalem – гиб- кость. Учитывая модульный дизайн всего семейства процессоров, кото- рое может содержать сильно различающиеся по характеристикам и ры- ночному позиционированию продукты, Intel предусмотрела возмож- ность не только включать или отключать поддержку буферизированных модулей, но и варьировать число каналов и скорость памяти. При этом первые процессоры с микроархитектурой Nehalem в четырёхъядерном варианте получили трёхканальный контроллер памяти с поддержкой DDR3 SDRAM. Пропускная способность подсистемы памяти, в случае использования трёх модулей DDR3, достигает 25,6 Гбайт/с.

Основное преимущество переноса контроллера DRAM в процессор заключается не столько в росте пропускной способности, сколько в уменьшении латентности подсистемы памяти. Ещё одно косвенное преимущество встроенного в процессор контроллера памяти заключает- ся в том, что его функционирование теперь не зависит ни от чипсета, ни от материнской платы. В результате Nehalem показывает одинаковую скорость работы с памятью при работе в платформах различных разра- ботчиков и производителей.

Новая процессорная шина QPI

Микроархитектура Nehalem универсальна, она используется как в настольных, мобильных, так и в серверных продуктах. Поэтому при разработке данной микроархитектуры было уделено внимание проекти- рованию новой процессорной шины, которая оказалась бы применима в многопроцессорных системах, обеспечивая необходимую пропускную способность и масштабируемость. Используемая ранее шина FSB

в многопроцессорных системах оказывается неприменима, необходимо использовать «распределенную» модель памяти NUMA (Non-Uniform Memory Access), а следовательно, нужно прямое и высокоскоростное соединение между процессорами.

Для решения этой задачи был построен специальный последова- тельный интерфейс CSI (Common System Interface) с топологией точка- точка, переименованный впоследствии в QPI (QuickPath Interconnect). С технической точки зрения шина QPI представляет собой два 20-битных соединения, ориентированных на передачу данных в прямом и обратном направлении; 16 бит предназначаются для передачи данных, оставшиеся четыре носят вспомогательный характер, они используются протоколом и коррекцией ошибок. Эта шина работает на максимальной скорости 6,4 миллиона передач данных в секунду (GT/s) и имеет, соот- ветственно, пропускную способность 12,8 Гбайт/с в каждую сторону, или 25,6 Гбайт/с суммарно. В зависимости от рыночного ориентирова- ния процессоры с микроархитектурой Nehalem могут комплектоваться одним или несколькими интерфейсами QPI. В итоге в многопроцессор- ной системе каждый из процессоров может иметь прямую связь с конечным числом процессоров системы.

Модульная структура процессора

Важным нововведением в Nehalem стал модульный дизайн процес- сора. Фактически микроархитектура сама по себе включает лишь не-

сколько «строительных блоков», из которых на этапе конечного проек- тирования и производства может быть собран итоговый процессор. Этот набор строительных блоков включает в себя (рис. 3.9) процессорное яд- ро с L2 кэшем (Core), L3 кэш, контроллер шины (QPIC), контроллер па- мяти (MC), графическое ядро (GPU), контроллер потребляемой энергии (PCU) и т.д.

L1

C O R E

L2

L1

C O R E

L2

L1

C O R E

L2

Core

…


контроллером памяти, уменьшенным TDP, увеличенной частотой шины памяти 1066/1333 МГц, встроенным в процессор контроллером шины графического адаптера PCI Express x16, использованием системной ши- ны DMI для связи процессора с южным мостом чипсета, более агрес- сивной реализацией технологии Turbo Boost.

Управление питанием и Turbo-режим

Многие изменения, реализованные инженерами Intel в процессорах Nehalem, связаны с оптимизацией микроархитектуры под врожденное многоядерное строение. Поэтому необходимость пересмотра системы управления питанием процессора назрела сама собой. Многоядерные процессоры с микроархитектурой Соre очень неэкономичны с той точки зрения, что управление энергосбережением в них происходит по едино- му алгоритму, который практически не учитывает состояния отдельных ядер. И поэтому, например, нередки ситуации, когда одно находящееся под вычислительной нагрузкой ядро препятствует переходу в энерго- сберегающие состояния остальных ядер, несмотря на то, что они факти- чески простаивают.

Именно поэтому микроархитектура Nehalem предполагает наличие в процессоре еще одного важного блока – PCU (Power Control Unit). Этот блок представляет собой встроенный в процессор программируе- мый микроконтроллер (т.е., по сути, процессор в процессоре), целью которого является «интеллектуальное» управление потреблением энер- гии. Неудивительно, что при этом PCU имеет достаточно сложную кон- струкцию: на его реализацию ушел примерно 1 миллион транзисторов.

Основным предназначением PCU является управление частотой и напряжением питания отдельных ядер, для чего этот блок имеет все необходимые средства. Он получает от всех ядер со встроенных в них датчиков всю информацию о температуре, напряжении и силе тока.

Основываясь на этих данных, PCU может переводить отдельные ядра в энергосберегающие состояния, а также управлять их частотой и напря- жением питания. В частности, PCU может независимо друг от друга от-