Материал: Элементы систем автоматического управления. Кириллов Ю.В

Пусть, например, необходимо синтезировать счетчик с модулем

счета К_сч =12, за основу может быть взят четырехразрядный счетчик. С приходом двенадцатого импульса все триггеры

должны быть установлены в «О», значит максимальное число, хранящееся в счетчике, на единицу меньше, т.е.11. Двоичный эквивалент числа «11» - 1011. Этому числу соответствуют состояния триггеров Q₃Q`₂Q₁Q₀. Соответствующие выходы триггеров подаются на четыре входа схемы И. Поскольку сброс должен происходить в момент подачи счетного импульса, необходима пятивходовая схема И, на пятый вход которой подаются счетные импульсы. Таким образом, для синтеза счетчика требуется типовая схема четырехразрядного двоичного счетчика и один конъюнктор на пять входов.

Десятичные счетчики. Десятичные (декадные) счетчики имеют коэффициент пересчета N=10. На рис. 23 изображена структурная схема счетчика, состоящего из трех последовательно соединенных десятичных счетчиков (декад) I, II, III, избыточные состояния в которых исключаются тем или иным образом.

Рис. 13.23. Структурная схема десятичного счетчика

Декада I обнуляется каждым десятым входным импульсом, II – каждым сотым, III – каждым тысячным. Если на вход Т счетчика прошло, к примеру 283 импульса (рис. 13.23.), то декада I обнуляется 28 раз, после чего в нее еще записывается число 3; в декаду II переносится 28 единиц, которыми она обнуляется 2 раза, после чего в нее еще окажется записанным число 8; в декаду III из декады II переносится две единицы.

Если к выходам триггеров каждой декады присоединены дешифратор и индикатор, то двоичное число индицируется в десятичном коде. Предполагается, что в рассмотренном счетчике каждая декада представлена четырьмя триггерами, т.е. работаем в натуральном двоичном коде 8-4-2-1 (веса двоичных разрядов, соответственно 2³-2²-2¹-2⁰).

1.Счетчик, образованный цепочкой из n триггеров, может подсчитать в двоичном коде 2ⁿ импульсов. Каждый из триггеров такой цепочки называют разрядом счетчика. Число n определяет количество разрядов двоичного числа, которое может быть записано в счетчик. Число К_сч = 2ⁿ называют коэффициентом (модулем) счета.

2. Информация снимается с прямых и (или) инверсных выходов всех триггеров. В паузах между входными импульсами триггеры сохраняют свои состояния, т. е. счетчик запоминает число входных импульсов.

3. Нулевое состояние всех триггеров принимается за нулевое состояние счетчика в целом. Остальные состояния нумеруются по числу поступивших входных импульсов. Когда число входных импульсов N_вх > К_сч происходит переполнение, после чего счетчик возвращается в нулевое состояние и цикл повторяется. Коэффициент счёта таким образом, характеризует число входных импульсов, необходимое для выполнения одного цикла и возвращения в исходное состояние. Число входных импульсов и состояние счетчика взаимно определены только для первого цикла.

4. После завершения каждого цикла на выходах последнего триггера возникают перепады напряжения. Это определяет второе назначение счетчиков: деление числа входных импульсов. Если входные сигналы периодичны и следуют с частотой F_m1, то частота выходных сигналов равна F_вых = F_вх/K_сч. В этом случае коэффициент счета называется коэффициентом деления и обозначается как К_дел.

5. У счетчика в режиме деления используется выходной сигнал только последнего триггера, промежуточные состояния остальных триггеров во внимание не принимаются. Всякий счетчик может быть использован как делитель частоты. Поэтому подобные устройства часто называют счетчиком-делителем. Такие делители имеют целочисленный коэффициент деления. Однако элементная база современной микроэлектроники позволяет создавать делители и с дробными коэффициентами деления.

6. Символом счетчиков на схемах служат буквы СТ (от англ. counter -счетчик), после символа проставляют число, характеризующее модуль счета (например, 2 или 10 -СТ2, СТ10).

7. Основными эксплуатационными показателями счетчика являются емкость и быстродействие.

Емкость счетчика, численно равная коэффициенту счета, равна числу импульсов за один цикл. Быстродействие счетчика определяется двумя параметрами: разрешающей способностью Т_раз.сч и временем установки кода счетчика Т_уст. Под разрешающей способностью подразумевают минимальное время между двумя входными сигналами, в течение которого не возникают сбои в работе. Обратная величина F_max = 1/Т_раз.сч называется максимальной частотой счета. Время установки кода Т_уст равно времени между моментом поступления входного сигнала и переходом счетчика в новое устойчивое состояние. Эти параметры зависят от быстродействия триггеров и способа их соединения между собой.

8. Счетчики различаются числом и типами триггеров, способами связей между ними, кодом, организацией счета и другими показателями. Цифровые счетчики классифицируются по следующим параметрам:

- коэффициент счета: двоичные (бинарные); двоично-десятичные (декадные) или с другим основанием счета; с произвольным постоянным и переменным (программируемым)

коэффициентом счета;

- направление счета: суммирующие, вычитающие и реверсивные;

- способ организации внутренних связей: с последовательным, параллельным или с комбинированным переносом, кольцевые.

9. Классификационные признаки независимы и могут встречаться в разных сочетаниях: например, суммирующие счетчики бывают как с последовательным, так и с параллельным переносом, они могут иметь двоичный, десятичный и иной коэффициенты счета.

10. Введением дополнительных логических связей - обратных и прямых -двоичные счетчики преобразуются в недвоичные. Наибольшее распространение получили десятичные (декадные) счетчики, работающие с К_сч = 10 в двоично-десятичном коде (двоичный - по коду счета, десятичный - по числу состояний).

Десятичные счетчики организуются из четырехразрядных двоичных счетчиков. Избыточные шесть состояний исключаются введением дополнительных связей. Возможны два варианта построения схем: 1) счет циклически идет от 0000 до 1001 и исходным состоянием служит 0110В = 6D; 2) счет происходит до 1111В = 15D (В, D - обозначения двоичного и десятичного чисел). Первый вариант на практике применяется чаще.

11. В суммирующем счетчике каждый входной импульс увеличивает на единицу число, записанное в счетчик, при этом перенос информации из одного разряда в другой, более старший, имеет место, когда происходит смена состояния 1 на 0.

12. Вычитающий счетчик действует обратным образом: двоичное число, хранящееся в счетчике, с каждым поступающим импульсом уменьшается на единицу. Переполнение вычитающего счетчика происходит после достижения им нулевого состояния. Перенос из младшего разряда в старший здесь имеет место при смене состояния младшего разряда с 0 на 1.

13. Реверсивный счетчик может работать в качестве суммирующего и вычитающего. Эти счетчики имеют дополнительные входы для задания направления счета. Режим работы определяется управляющими сигналами на этих входах. В программе EWB такие счетчики представлены ИМС 74163 и 74169 (К155ИЕ18, ИЕ17).

14. Счетчики с последовательным переносом представляют собой цепочку триггеров, в которой импульсы, подлежащие счету, поступают на вход первого триггера, а сигнал переноса передается последовательно от одного разряда к другому.

Главное достоинство счетчиков с последовательным переносом - простота схемы. Увеличение разрядности осуществляется подключением дополнительных триггеров к выходу последнего триггера.

Основной недостаток счетчиков с последовательным переносом - сравнительно низкое быстродействие, поскольку триггеры срабатывают последовательно, один за другим. Счетчики этого класса в библиотеке EWB 5.0 представлены 6-разрядным двоичным счетчиком 4024 (176ИЕ1).

Максимальная частота счета определяется режимом работы. Если считывание состояния счетчика должно происходить после каждого входного импульса, как это имеет место, например, при счете до заданного числа, то максимальная частота равна F_max = 1/[(m - 1)Т_здп + Т_ср], где m — число разрядов; Т_здп — задержка переключения одного триггера; Т_ср — время срабатывания внешнего элемента или считывающей схемы.

Схемы четырехразрядных двоичных счетчиков последовтельного типа на библиотечных D-триггерах показаны на рис. 13.24. На входы счетчиков подаются импульсы с выхода синхросигналов генератора слова, которые генерируются при очередном нажатии клавиши STEP.

Рис. 13.24. Счетчики последовательного типа

Каждый триггер счетчиков осуществляет деление на 2, сигнал переноса передается последовательно от одного разряда к другому: для суммирующего (рис. 13.24, а) - с прямых выходов, для вычитающего (рис.13.24, б) -с инверсных. Состояния разрядов счетчика в двоичном коде индицируются логическими пробниками, а в десятичном - семисегментным индикатором. Как видно из рис. 13.24, число зарегистрированных суммирующим счетчиком импульсов равно 5 = 2°+2², а для вычитающего - количество подлежащих к вычитанию импульсов 6 = 2¹ + 2².

15. Счетчики с параллельным переносом состоят из синхронных триггеров. Счетные импульсы подаются одновременно на все тактовые входы, а каждый из триггеров цепочки служит по отношению к последующим только источником информационных сигналов. Срабатывание триггеров параллельного счетчика происходит синхронно, и задержка переключения всего счетчика равна задержке одного триггера. В таких счетчиках используются JK- и D-триггеры. В схемном отношении они сложнее счетчиков с последовательным переносом. Число разрядов у этих счетчиков обычно невелико (4...6), поскольку с повышением числа разрядов число внутренним логических связей быстро растет.

Счетчики с параллельным переносом применяются в быстродействующих устройствах. Они обладают более высокой помехоустойчивостью, так как в паузах между импульсами триггеры счетчика блокированы. К их недостаткам следует отнести меньшую нагрузочную способность отдельных разрядов из-за дополнительной нагрузки внутренними связями. Каскад, предшествующий счетчику, должен иметь достаточную мощность, чтобы управлять входами нескольких триггеров.

14. Запоминающие устройства на основе интегральных микросхем

14.1. Интегральные микросхемы ис озу

Адресные запоминающие устройства (ЗУ) подразделяются на RAM (Random Access Memory - память с произвольным доступом) и ROM (Read-Only Memory - память только для чтения). В отечественной литературе эти типы ЗУ называются соответственно Оперативным Запоминающим Устройством (ОЗУ) и Постоянным Запоминающим Устройством (ПЗУ). Первые, как правило, энергозависимы, а вторые, напротив - энергонезависимы. Среди ОЗУ различают устройства статические - Static RAM и динамические - Dynamic RAM (DRAM).

В ЗУ с произвольным доступом для хранения каждого бита информации используется отдельный элемент записи (ЭЗЭ). В зависимости от способа нахождения нужного элемента в массиве других однотипных элементов различают структуры с одномерной (линейной) и двумерной адресацией.

ЗУ с одномерной адресацией. На рис. 14.1 в качестве примера приведена структурная схема ЗУ (М=16, организация 4X4) с одномерной адресацией. Данная структура содержит матрицу 4X4 ЭЗЭ, каждый из которых, снабжен тремя выводами: входом информации (IN), выходом информации (OFF) и выходом разрешения работы — выбора кристалла (CS — chip select), дешифратор адреса, входные и выходные ключи на элементах 2И.

Если на вход дешифратора подано некоторое адресное слово, на соответствующем его выходе формируется сигнал лог. 1, который выбирает все ЭЗЭ, расположенные в одной из строк матрицы. Дальнейшая работа устройства зависит от того, какой режим работы задан управляющими сигналами. Если подан сигнал «чтение» (WR`/RD=1), то информация из выбранных ячеек подается на первые входы выходных элементов 2И. На вторые входы этих ключей подан единичный (пассивный) логический сигнал. Информация, хранившаяся в выбранных ЭЗЭ, попадает на выходные выводы DO₀, DO₁, DО₂, DO₃.

Если на схему подан сигнал «запись» (WR`/RD=0), то информация с входных шин DI₀, DI₁, DI₂, DI₃ через входные элементы 2И подается на входы ЭЗЭ и записывается в них.

Особенностью данной структурной схемы является одновременная запись и считывание информации, хранящейся в строке матрицы ЭЗЭ. Поэтому при заданной разрядности хранимого слова наращивание объема памяти может выполняться только за счет увеличения числа строк матрицы. Это, в свою очередь, ведет к значительному увеличению количества выходов дешифратора, т. е. к усложнению аппаратной реализации.

Рис. 14.1

С точки зрения упрощения дешифратора желательно выполнять матрицу ЭЗЭ прямоугольной. Однако при использовании рассмотренной структуры это предполагает увеличение разрядности выходного слова.

Решить это противоречие можно, если в качестве входных и выходных ключей ИС использовать соответственно схемы демультиплексоров и мультиплексоров. Применительно к ЗУ их принято называть селекторами. При этом часть разрядов адресного слова используется для управления селекторами.

Структурная схема ЗУ с организацией 256X4, реализующая описанный принцип, показана на рис. 14.2. Она включает матрицу ЭЗЭ размером 32x32 элемента, дешифратор адреса, входной и выходной селекторы и элементы управления режимами чтения-записи. Каждый ЭЗЭ (см. рис. 14.2) снабжен тремя выводами: входом и выходом информации и выводом разрешения работы (выборки).

Рис. 14.2

Управление доступом к такому объему информации требует подачи на вход ЗУ 256 различных адресов, т. е. предполагает использование 8-разрядного адресного слова. Младшие его разряды (А4... А0), поступая на дешифратор адреса, выбирают из матрицы одну из 32 строк ЭЗЭ. При этом информация в зависимости от заданного режима работы может либо считываться (WR`/RD=1), либо записываться (WR`/RD = 0) во все элементы выбранной строки. Выбор нужных ЭЗЭ производится соответственно либо входным, либо выходным селекторами, которые в зависимости от значения старших разрядов адреса (А7... А5) выбирают из строки нужные элементы.

Очевидно, что описанные структуры выгодно использовать при одновременной записи-считывании информационных слов большой разрядности. В противном случае практическая реализация данных структур приводит к большим аппаратным затратам.

На рис. 14.3 показан один из вариантов управления внутренними элементами микросхемы сигнала.

Разряды ячейки матрицы составляют триггеры с входной и выходной логикой. Каждую ячейку — строку матрицы — выбирают с выхода дешифратора. Если СS=1 и W/R=1, то возбуждается линия «Запись» (Зп=1) и на входы S и R триггеров поступают взаимно инвертированные разряды записываемого слова с входов D0—D _К. При этом на линии «Чтение» — логический 0, благодаря чему выходы Q0—Q_К трехстабильных элементов находятся в высокоомном состоянии: чтение информации с выходов триггеров исключено. Когда CS= 1 и W/R = 0 возбуждается линия «Чтение» (Чт= 1): занесенная в ячейку информация появляется на выходах Q0—Q _К. Выходы триггеров в одноименных разрядах всех ячеек связаны с определенным дизъюнктором.

Рис. 14.3

Поэтому какая бы ячейка памяти ни была выбрана с выхода дешифратора, ее содержимое будет выведено на выходы Q0—Q_К . При возбуждении линии «Чтение» (W/R = 0) сигнал на линии «Запись» Зп = 0 — конъюнкторы на входах всех триггеров матрицы блокированы и запись с входов D0—D_К осуществиться не может.

ЗУ с двумерной адресацией. При необходимости побитовой записи-считывания информации применяют структуру памяти с двумерной адресацией (рис. 14.4).

Данная структура содержит матрицу ЭЗЭ, статический регистр адреса, дешифраторы строки и столбца, усилители записи и считывания, входной и выходной буферные триггеры. Однако, в отличие от схемы рис. 14.3, каждый ЭЗЭ матрицы содержит не один, а два вывода разрешения работы (CS1 и CS2). При этом информационные выводы р₁ и р₂ являются обратимыми, т. е. позволяют как записывать так и считывать информацию. Для выбора нужной ячейки на оба входа CS необходимо подать активные логические уровни.

Цепи управления матрицей ЭЗЭ обеспечивают реализацию одного из трех режимов работы:

-хранения, при котором ЭЗЭ отключены от входа и выхода ИС;

-чтения, при котором информация из ЭЗЭ, выбранного по соответствующему адресу, выдается на выход ИС;

-записи, при которой информация со входа ИС записывается по указанному адресу.

Рис. 14.4

Каждому ЭЗЭ матрицы присваивается определенный адрес, поиск которого производится указанием номеров соответствующих строки и столбца. Эти номера формируются на выходах дешифраторов. Адрес ЭЗЭ в виде двоичного числа принимается по адресной шине регистром адреса. Число разрядов регистра адреса однозначно связано с объемом памяти ИС. Число строк и столбцов матрицы ЭЗЭ обычно выбирается равным целой степени числа 2, причем общий объем памяти определяется произведением числа трок (N_стр) на число столбцов N_столб: