Материал: 4 лаба_данные_удалены

1.5 КОД НА HDL

Ниже представлен код на VHDL:

library ieee;

use ieee.std_logic_1164.all; entity RS_trigger_V is port(

R:in std_logic;

S:in std_logic;

C:in std_logic;

Q:buffer std_logic; nQ: buffer std_logic; Q1: buffer std_logic; nQ1: buffer std_logic); end;

architecture sync of RS_trigger_V is

signal DD1, DD2, DD5, DD6, nC, DD3, DD4: std_logic; begin

process (all) begin nC <= not (C);

Q <= not (DD5 or nQ); nQ <= not (DD6 or Q); DD5 <= not (DD3 or C); DD6 <= not (DD4 or C);

DD3 <= not (DD1 or DD4); DD4 <= not (DD2 or DD3); DD1 <= not (not (R) or not (C)); DD2 <= not (not (S) or not (C)); end process;

end;

1.6СХЕМА ИЗ RTL VIEWER ДЛЯ КОДА HDL

На рисунке 1.6.1 приведена схема из RTL Viewer для кода HDL.

Рисунок 1.6.1 – схема из RTL Viewer 6

1.7 МОДЕЛИРОВАНИЕ УСТРОЙСТВА, ОПИСАННОГО КОДОМ

HDL

На рисунке 1.7.1 представлено моделирование в режиме Timing для кода

HDL.

Рисунок 1.7.1 – моделирование устройства, описанного кодом HDL

7

2.ДИНАМИЧЕСКИЙ T ТРИГГЕР В БАЗИСЕ И-НЕ

2.1ТАБЛИЦА ИСТИННОСТИ

Втаблице 2.1.1 приведена таблица функционирования динамического T-

триггера.

Таблица 2.1.1 – таблица функционирования

2.2 ФУНКЦИОНАЛЬНАЯ СХЕМА

На рисунке 2.2.1 приведена функциональная схема для динамического T-

триггера с обозначением временных окон.

Рисунок 2.2.1 – функциональная схема

2.3 ФОРМУЛА

Ниже приведены формулы по схеме с учётом временной составляющей в базисе И-НЕ:

( + 3) = 1( + 2) ∩ ( + 2) ∩ ( + 2)

8

( + 3) = 1( + 2) ∩ ( + 2) ∩ ( + 2)1( + 2) = ( + 1) ∩ ( + 1) ∩ 1( + 1)1( + 2) = ( + 1) ∩ ( + 1) ∩ 1( + 1)

( + 1) = ( ) ∩ 1( )( + 1) = ( ) ∩ 1( )

2.4 МОДЕЛИРОВАНИЕ

На рисунке 2.4.1 представлено моделирование в режиме Functional.

Рисунок 2.4.1 – моделирование схемы в режиме Funtional

Интервал равен 100 наносекундам. Результат моделирования совпадает с таблицей истинности.

На рисунках 2.4.2 и 2.4.3 можно увидеть минимальный порог длительности активного уровня управляющего сигнала.

Рисунок 2.4.2 – Плохая работа триггера

9

Рисунок 2.4.3 – хорошая работа триггера

Интервал был взят в 100 пикосекунд. И как видно из рисунков 800

пикосекунд недостаточно для нормальной работы триггера.

2.5 КОД НА HDL

Ниже представлен код на VHDL:

library ieee;

use ieee.std_logic_1164.all; entity d_T_v is

port (

C:in std_logic; CLRN:in std_logic; PRN:in std_logic; Q:buffer std_logic; nQ:buffer std_logic); end;

architecture synth of d_T_v is signal S, nS1, R, nR1: std_logic; begin

process (all) begin

Q <= not (PRN and nS1 and nQ); nQ <= not (CLRN and nR1 and Q); S <= not (Q and nS1);

R <= not (nQ and nR1);

nS1 <= not (S and C and nR1); nR1 <= not (R and C and nS1); end process;

end;

2.6 СХЕМА ИЗ RTL VIEWER ДЛЯ КОДА HDL

На рисунке 2.6.1 приведена схема из RTL Viewer для кода HDL. 10