Материал: 5laboratornaya_данные_удалены

6

1.3 МОДЕЛИРОВАНИЕ

На рисунке 1.3.1 представлен результат моделирования в режиме

Timing. На рисунке 1.3.2 представлен результат моделирования в режиме

Functional.

Рисунок 1.3.1 – Результат моделирования в режиме Timing

Рисунок 1.3.2 – Результат моделирования в режиме Functional

Наблюдаются задержки на выходах, которые появляются по причине того, что на обработку информации каждым логическим элементом затрачивается некоторое время. В функциональном моделировании нет задержек по причине того, что в нем всё является идеализированным и логические функции обрабатываются моментально.

7

1.4 КОД НА HDL

На рисунке 1.4.1 представлен рисунок с кодом на VHDL асинхронного

счётчика.

Рисунок 1.4.1 – Код схемы на VHDL

8

1.5 схема из RTL viewer для кода HDL

На рисунке 1.5.1 представлена схема из RTL Viewer для кода VHDL.

Рисунок 1.5.1 – Схема из RTL Viewer

9

1.6 МОДЕЛИРОВАНИЕ УСТРОЙСТВА, ОПИСАННОГО КОДОМ

HDL

На рисунке 1.6.1 представлен результат моделирования в режиме

Timing. На рисунке 1.6.2 представлен результат моделирования в режиме

Functional.

Рисунок 1.6.1 – Результат моделирования в режиме Timing

Рисунок 1.6.2 – Результат моделирования в режиме Functional

Наблюдаются задержки на выходах, которые появляются по причине того, что на обработку информации каждым логическим элементом затрачивается некоторое время. В функциональном моделировании нет задержек по причине того, что в нем всё является идеализированным и логические функции обрабатываются моментально.

10

2. СИНХРОННЫЙ СЧЁТЧИК

2.1 ТАБЛИЦА ИСТИННОСТИ

Ниже представлена таблица истинности синхронного суммирующего

счётчика с модулем счёта 29 (таблица 2.1).

Таблица 2.1 – Таблица истинности синхронного счётчика