Материал: Аналоговая и цифровая электроника. Учебное пособие. 2000

Используя карты Вейча можно записать ФАЛ, описывающие работу сумматора, и построить схему сумматора.

Параллельный (многоразрядный) сумматор может быть составлен из однораз- рядных сумматоров путем их соединения по сигналам переноса Pi.

Рис.125. Многоразрядный сумматор с поразрядным (последовательным) переносом.

Сумматоры с поразрядным переносом выпускаются в виде микросхем на 2 и 4 разряда. Например, К561ИМ1 – сумматор на 4 разряда.

Для увеличения разрядности до 8 необходимо взять две микросхемы и соеди-

нить их последовательно

n – количество разрядов.

Для повышения быстродействия используются сумматоры с параллельным пе- реносом.

При построении арифметико-логических устройств (АЛУ) необходимо, наряду с операцией суммирования, выполнять ряд логических операций. Для этого можно использовать ИС К561ИП3, которая представляет собой четырех- разрядное АЛУ,(рис. 126.) выполняющее 16 логических и арифметико- логических операций. Вид выполняемой операции определяется управляющим кодом, поступающим на входы S3,S2,S1,S0,M. Результаты выполненной опера- ции снимаются с выходных шин F3, F2, F1, F0. Схема имеет вход переноса P0 и выход переноса Pi+1. Выход K является встроенным компаратором. K=1 при

106

A=B. Выходы G и H используются для организации ускоренного переноса. Для организации АЛУ с разрядностью больше 4 используют две или более схем К561ИП3.

Цифровые компараторы предназначены для сравнения цифровых ко- дов. Количество входов определяется разрядностью чисел. На выходе обычно формируются сигналы A=B, A>B и A<B. На рис.127(а) изображена ИС К561ИП2 на четыре разряда. Для восьмиразрядного кода берутся две схемы, для двенадцати – три и т.д.

Рис. 127. Цифровой компаратор(а), таблица истинности(б)

4.4. Типовые функциональные узлы последовательных цифровых устройств.

В последовательных логических устройствах значение выходного сигна- ла зависит не только от действия входных сигналов, но и от внутреннего со- стояния устройства, т.е. от тех значений входных переменных, которые дейст- вовали в предыдущие моменты времени. Очевидно, что для функционирования таких устройств они должны содержать в своем составе элементы памяти. В качестве таких элементов памяти используются триггеры.

Триггером называется цифровое устройство, которое может находиться в

одном из двух устойчивых состояний и переходит из одного состояния в другое под действием входных сигналов. Триггеры можно классифицировать по спо- собу приема информации, принципу построения, функциональным возможно- стям. По способу приема информации триггеры подразделяются на асинхрон- ные и синхронные. Асинхронный триггер изменяет свое состояние в момент прихода сигнала на его информационные входы. Синхронные триггера изме- няют свое состояние под воздействием входных сигналов только в момент при- хода активного сигнала на его синхронизирующий вход С.

По виду активного сигнала, действующего на информационных входах триггеры подразделяются на статические и динамические. Первые переключа- ются потенциалом (уровнем напряжения), а вторые – перепадом (передним или задним фронтом импульса). Входные информационные сигналы могут быть прямыми и инверсными.

107

По принципу построения триггеры со статическим управлением можно подразделить на одноступенчатые и двухступенчатые. В одноступенчатых триггерах имеется одна ступень запоминания. В двухступенчатых триггерах имеются две ступени запоминания. Вначале информация записывается в пер- вую ступень, а затем переписывается во вторую и появляется на выходе.

По функциональным возможностям триггеры делятся на: RS-триггер, D- триггер, T-триггер, JK-триггер, VD и VT-триггеры.

Триггера характеризуются быстродействием, чувствительностью, потребляе- мой мощностью, помехоустойчивостью, функциональными возможностями.

Асинхронный RS-триггер имеет две входные информационные шины R и

S и две выходные шины Q и Q . Под действием входного сигнала S триггер ус-

танавливается в состояние 1 (Q=1, Q =0), а под действием сигнала R – перехо-

дит в состояние "0" (Q=1, Q =0).

Таблица истинности для R-S триггера имеет вид:

а)

Рис.128. Таблица истинности(а) и карта Вейча(б) для асинхронного RS-триггера

Здесь одновременная подача выходных сигналов R и S запрещена. Из диаграм- мы Вейча следует:

Qn + 1 = Sn + QnRn

RS-триггеры строятся на базе логических элементов ИЛИ-НЕ или И-НЕ.

108

Рис. 129. Схема, условное обозначение и временная диаграмма работы асинхронного RS – триггера, построенного на логических элементах ИЛИ-НЕ(а) и И-НЕ(б)

Синхронный RS-триггер имеет дополнительный синхронизирующий вход C. Таблица истинности и карта Вейча имеют вид (рис.130)

Рис. 130. Таблица истинности синхронного RS-триггера.

Qn+1 = Qn ×C + C × R n ×Qn + Sn ×C = Qn ×C + C (Sn + Qn × Rn )

109

Триггер может быть построен на логических элементах И-НЕ, ИЛИ-НЕ. На рис.131 приведена схема синхронного RS-триггера на логическом элементе И-НЕ. Работа триггера описывается уравнением

а) б)

Рис.131. Схема(а), временная диаграмма работы(б) синхронного RS-триггера.

D-триггер имеет только один информационный вход D, с которого ин- формация записывается и выдается на выходные шины по сигналу синхрониза- ции. Это означает, что D-триггера могут быть только синхронными. Таблица истинности и карта Вейча приведены на рис.132. Работа триггера из карты Вей-

ча описывается выражением. Qn+1 = C ×Qn + C× D D-триггера могут быть однотактными и двухтактными.

Рис.132. Таблица истинности(а) и диаграмма Вейча(б) D-триггера.

110